這是一個關于ead技術介紹PPT課件，包括了EDA、EDA技術及其應用與發(fā)展，CAD階段，CAE階段，EDA階段，EDA的基本設計思路，傳統(tǒng)設計方法的缺點，自頂向下的設計原則，自頂向下的設計方法，傳統(tǒng)方法與EDA方法比較，EDA設計的3個層次，EDA的工程設計流程，常用EDA工具等內(nèi)容，EDA技術及應用考查課（48學時） 講課 36學時 實驗 12學時考核辦法：期末考試成績 70% 實驗成績 20% 平時成績 10% EDA開發(fā)軟件的作用：提供原理圖或硬件描述語言HDL設計環(huán)境 （HDL：Hardware Description Language）自動完成硬件系統(tǒng)的邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線自動完成仿真自動完成目標芯片的適配編譯、邏輯映射自動完成編程下載 設計者要做的工作 1、利用軟件描述數(shù)字系統(tǒng)的硬件功能 2、指定FPGA器件的型號/管腳對應關系 EDA設計的特點 EDA技術伴隨著計算機、集成電路、電子系統(tǒng)設計的發(fā)展，經(jīng)歷了三個發(fā)展階段： CAD階段計算機輔助設計階段(20世紀70年代) CAD階段 CAE階段計算機輔助工程設計階段（ 20世紀80年代） CAE階段優(yōu)點：利用CAE工具，設計師能在產(chǎn)品制作之前預知產(chǎn)品的功能與性能，能生成產(chǎn)品制造文件，在設計階段對產(chǎn)品性能的分析前進了一大步。 EDA階段 EDA的基本設計思路自底向上設計法（傳統(tǒng)方法） 確定構(gòu)成系統(tǒng)的最底層的電路模塊或元件的結(jié)構(gòu)和功能組合成更大模塊 是以固定功能元件為基礎，基于電路板的設計方法。傳統(tǒng)設計方法的缺點 1. 設計依賴于設計師的經(jīng)驗，歡迎點擊下載ead技術介紹PPT課件。

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EDA技術及應用考查課（48學時） 講課 36學時 實驗 12學時考核辦法： 期末考試成績 70% 實驗成績 20%  平時成績 10% EDA開發(fā)軟件的作用：提供原理圖或硬件描述語言HDL設計環(huán)境 （HDL：Hardware Description Language）自動完成硬件系統(tǒng)的邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線自動完成仿真自動完成目標芯片的適配編譯、邏輯映射自動完成編程下載 設計者要做的工作 1、利用軟件描述數(shù)字系統(tǒng)的硬件功能 2、指定FPGA器件的型號/管腳對應關系 EDA設計的特點 EDA技術伴隨著計算機、集成電路、電子系統(tǒng)設計的發(fā)展，經(jīng)歷了三個發(fā)展階段： CAD階段計算機輔助設計階段(20世紀70年代) CAD階段 CAE階段計算機輔助工程設計階段（ 20世紀80年代） CAE階段優(yōu)點：利用CAE工具，設計師能在產(chǎn)品制作之前預知產(chǎn)品的功能與性能，能生成產(chǎn)品制造文件，在設計階段對產(chǎn)品性能的分析前進了一大步。 EDA階段 EDA的基本設計思路自底向上設計法（傳統(tǒng)方法） 確定構(gòu)成系統(tǒng)的最底層的電路模塊或元件的結(jié)構(gòu)和功能 組合成更大模塊 是以固定功能元件為基礎，基于電路板的設計方法。傳統(tǒng)設計方法的缺點 1. 設計依賴于設計師的經(jīng)驗。 2. 設計依賴于現(xiàn)有的通用元器件。 3. 設計后期的仿真不易實現(xiàn)和調(diào)試復雜。 4. 自下而上設計思想的局限。 5. 設計實現(xiàn)周期長，靈活性差，耗時耗力，效率低下。 自頂向下的設計原則針對具體的設計，實施自頂向下的設計方法的形式會有所不同，但均需遵循以下兩條原則： ①逐層分解功能，分層次進行設計。 ②應在各個設計層次上，考慮相應的仿真驗證問題。自頂向下的設計方法 自頂向下設計中可逐層描述，逐層仿真，保證滿足系統(tǒng)指標。 頂層設計： 進行功能和接口描述，說明模塊的功能和接口中間層次設計：模塊功能的更詳細描述最底層的設計：具體的寄存器和邏輯門電路等實現(xiàn)方式的描述。 傳統(tǒng)方法與EDA方法比較 2、綜合工具綜合：由高層次描述自動轉(zhuǎn)換為低層次描述的過程，將設計輸入進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至是更底層的電路描述網(wǎng)表文件。綜合是EDA技術的核心，其作用是將軟件描述與給定的硬件結(jié)構(gòu)用網(wǎng)表文件對應起來，形成對應的映射關系。 3、仿真工具功能仿真：又稱前仿真、系統(tǒng)級仿真或行為仿真，用于驗證系統(tǒng)的功能。其特點是不考慮電路門延遲與線延遲。 時序仿真：又稱后仿真、電路級仿真，用于驗證系統(tǒng)的時序特性、系統(tǒng)性能。是布局布線后的仿真。 是指電路已經(jīng)映射到特定的工藝環(huán)境下，綜合考慮電路的路徑延遲與門延遲的影響，驗證電路是否在一定時序條件下滿足設計構(gòu)想，是否存在時序違規(guī)。 仿真是系統(tǒng)驗證的主要手段，是整個電子設計過程中花費時間最多的環(huán)節(jié)。 4、適配器 將綜合器產(chǎn)生的網(wǎng)表文件配置到指定的目標器件中，產(chǎn)生最終的下載文件。 5、編程下載工具 將設計下載到實際器件中，實現(xiàn)硬件設計。一般由可編程邏輯器件廠商提供。RDo紅軟基地