這是一個關于數(shù)字集成電路的應用PPT課件，包括了第一臺自動計算機，晶體管的改革，集成電路的應用領域，集成電路的發(fā)展特點，存儲器復雜程度的趨勢，功耗，數(shù)字設計的挑戰(zhàn)，SOC，EDA設計流程，集成電路的成本，可靠性的特點，總結(jié)，集成電路就業(yè)去向，從事集成電路的好處，從事集成電路的缺點，工作樣板，集成電路設計需要的知識，思考題等內(nèi)容。數(shù)字集成電路 A Design Perspective 自我介紹研究方向：數(shù)字集成電路設計 Email：xin_chen@南航郵箱辦公室：4院行政樓414 實驗室：4院行政樓407 本書內(nèi)容介紹數(shù)字集成電路介紹 CMOS 器件和生產(chǎn)工藝；CMOS反相器和門電路；傳輸延遲、噪聲容限和功耗；時序電路分析；算法、互聯(lián)和存儲器；可編程邏輯陣列；設計方法從本門課程你將學到什么? 分別從不同的質(zhì)量指標，比如成本、速度、功耗和可靠性來對數(shù)字電路進行思考、設計和優(yōu)化。數(shù)字集成電路介紹: 數(shù)字設計的問題 CMOS 反相器組合邏輯結(jié)構(gòu)時序邏輯結(jié)構(gòu)設計方法互連: 電阻R、電感L 和 電容C 時序行為模塊存儲器和陣列結(jié)構(gòu)課程要求認真聽講帶一本作業(yè)本如果有興趣，多看課外書參考書王志功,集成電路設計,電子工業(yè)出版社,2009 劉恩科，半導體物理學，國防工業(yè)出版社，2008 施敏，半導體制造基礎，安徽大學出版社，2007 施敏，現(xiàn)代半導體器件物理，科學出版社，2001 賽因特，集成電路掩模設計：基礎版圖技術，2006 Alan Hastings ，模擬電路版圖的藝術，電子工業(yè)出版社，2011 李可為，集成電路封裝技術，電子工業(yè)出版社，2007 拉扎維，模擬CMOS集成電路設計，電子工業(yè)出版社 Rabaey Jan，數(shù)字集成電路設計，電子工業(yè)出版社陳春章，數(shù)字集成電路物理設計，科學出版社，2008 H.Bhatagra，高級ASIC芯片綜合，清華大學出版社，2007 介紹大綱什么是IC 將來會如何發(fā)展，歡迎點擊下載數(shù)字集成電路的應用PPT課件哦。

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數(shù)字集成電路 A Design Perspective 自我介紹研究方向：數(shù)字集成電路設計 Email：xin_chen@南航郵箱辦公室：4院行政樓414 實驗室：4院行政樓407 本書內(nèi)容介紹數(shù)字集成電路介紹 CMOS 器件和生產(chǎn)工藝；CMOS反相器和門電路；傳輸延遲、噪聲容限和功耗；時序電路分析；算法、互聯(lián)和存儲器；可編程邏輯陣列；設計方法從本門課程你將學到什么? 分別從不同的質(zhì)量指標，比如成本、速度、功耗和可靠性來對數(shù)字電路進行思考、設計和優(yōu)化。數(shù)字集成電路介紹: 數(shù)字設計的問題 CMOS 反相器組合邏輯結(jié)構(gòu)時序邏輯結(jié)構(gòu)設計方法互連: 電阻R、電感L 和 電容C 時序行為模塊存儲器和陣列結(jié)構(gòu)課程要求認真聽講帶一本作業(yè)本如果有興趣，多看課外書參考書王志功，集成電路設計，電子工業(yè)出版社，2009 劉恩科，半導體物理學，國防工業(yè)出版社，2008 施敏，半導體制造基礎，安徽大學出版社，2007 施敏，現(xiàn)代半導體器件物理，科學出版社，2001 賽因特，集成電路掩模設計：基礎版圖技術，2006 Alan Hastings ，模擬電路版圖的藝術，電子工業(yè)出版社，2011 李可為，集成電路封裝技術，電子工業(yè)出版社，2007 拉扎維，模擬CMOS集成電路設計，電子工業(yè)出版社 Rabaey Jan，數(shù)字集成電路設計，電子工業(yè)出版社陳春章，數(shù)字集成電路物理設計，科學出版社，2008 H.Bhatagra，高級ASIC芯片綜合，清華大學出版社，2007 介紹大綱什么是IC 將來會如何發(fā)展？第一臺自動計算機 ENIAC – 第一臺電子計算機(1946) 晶體管的改革首個集成電路的發(fā)明 ASIC發(fā)展歷程集成電路發(fā)展概況 Intel 4004 Micro-Processor Intel Pentium (IV) microprocessor 鍵合(連接到封裝的引腳) 封裝、成品 集成電路的應用領域集成電路的發(fā)展特點 九十年代以來，集成電路工藝發(fā)展非常迅速，已從亞微米(0.5到1微米)、深亞微米(小于0.5微米)到超深亞微米或納米(小于0.25微米)。其主要特點： 特征尺寸越來越小 芯片面積越來越大 單片上的晶體管數(shù)越來越多 時鐘頻率越來越高 電源電壓越來越低 布線層數(shù)越來越多 I/O引線越來越多 特征尺寸:微米→亞微米→深亞微米，目前的主流工藝是0.35、0.25和0.18微米，0.15微米和0.13微米已開始走向規(guī)�；�生產(chǎn)；電路規(guī)模：SSI →SOC；晶圓的尺寸增加，當前的主流晶圓的尺寸為8英寸，正在向12英寸晶圓邁進；集成電路的規(guī)模不斷提高，最先進的CPU（P-IV）已超過4000萬晶體管，DRAM已達Gb規(guī)模；存儲器復雜程度的趨勢微處理器晶體管數(shù)目的增長歷史微處理器中的摩爾定律芯片尺寸增長頻率功耗功率問題將是一個主要問題功率密度不止微處理器數(shù)字設計的挑戰(zhàn)生產(chǎn)力的趨勢為什么存在差距? 以每代0.7的技術縮水隨著每一代芯片可以整合兩倍甚至更多的功能，而芯片的成本并沒有明顯提高。成本以一個平方函數(shù)概率下降但是 … 如何設計芯片使其擁有越來越多的功能? 工程設計的人數(shù)并沒有每兩年就翻倍… 因此，需要更有效地設計方法基于SoC的設計方法提高EDA的設計效率分工更加細化 SoC是什么？ SoC（System on a Chip)，系統(tǒng)芯片，片上系統(tǒng)，單芯片系統(tǒng)。它是一種實現(xiàn)復雜系統(tǒng)功能的超大規(guī)模集成電路。系統(tǒng)芯片SoC不僅包括復雜硬件電路部分，而且包含軟件部分。復雜硬件電路一般內(nèi)含一個或多個芯核（特指微處理器MPU、微控制器MCU或數(shù)字信號處理器DSP等作為軟件執(zhí)行載體的特殊IP核），而且在設計中大量復用第三方的IP核。一般采用超深亞微米工藝技術來實現(xiàn)。 集成電路走向系統(tǒng)芯片系統(tǒng)芯片SoC結(jié)構(gòu)示意圖 SoC設計方法包括三個方面 ①軟硬件協(xié)同設計：系統(tǒng)芯片需從系統(tǒng)出發(fā)，主要體現(xiàn)在系統(tǒng)的定義與描述、軟硬件評估函數(shù)與劃分算法、協(xié)同分析驗證與測試、綜合與優(yōu)化、可測性與功耗管理設計技術等等。 SoC設計方法包括三個方面 ②深亞微米設計：首先面臨的是時序收斂問題（timing closure），原來對性能影響次要的二級物理效應成為不可忽視的因素，需要更精確的器件與連線模型；原來器件延遲是主要延遲，現(xiàn)在連線延遲是主要部分，而且在后端物理設計才能準確知道，造成了將前端設計與后端設計分離的傳統(tǒng)IC設計方法會由于設計迭代過程不收斂而導致設計失敗。亞深微米設計方法必須把前端的上層設計與后端的物理設計集成。再者就是信號完整性問題、可靠性分析。 SoC設計方法包括三個方面 ③IP復用與互連：由于IP可能來自不同的設計者，為了使各家開發(fā)的IP模塊可以被廣泛采用，產(chǎn)生了一些國際組織來協(xié)調(diào)IP標準核互連方案的制定，如虛擬插座接口聯(lián)盟（VSIA）成立了系統(tǒng)級設計、IP保護、片內(nèi)總線、混合信號設計、實現(xiàn)/驗證、制造相關的測試等6個開發(fā)工作組來制定設計重用標準。 IP核是什么？ IP（Intellectual Property）：知識產(chǎn)權 ①有獨立功能的、經(jīng)過驗證的集成電路設計； ②為了易于重用而按嵌入式要求專門設計； ③面積、速度、功耗、工藝容差上都是優(yōu)化的； ④符合IP標準。三種IP特點比較 什么是SoPC SoPC(System on Programmable Chip)稱為可編程片上系統(tǒng)技術，實現(xiàn)載體是FPGA。 SoPC技術2002年由FPGA器件廠商Altera公司提出，這項技術的目標是將一個完整的電子系統(tǒng)實現(xiàn)在一塊FPGA中。 SoPC的設計同樣以IP為基礎，以HDL語言為形式，依靠EDA工具，采用自頂而下的方法自動設計。 EDA設計流程編碼：將要實現(xiàn)的功能用Verilog語言實現(xiàn)。目前Verilog描述層次為RTL（Register Transfer Level）級，用Verilog描述寄存器存儲二進制數(shù)據(jù)和寄存器之間的邏輯操作以實現(xiàn)電路功能。注：EDA工具正力圖實現(xiàn)更高層次語言例如C語言的電路實現(xiàn)。但是目前還未成熟。 EDA設計流程仿真：通過功能仿真驗證Verilog代碼是否能夠正確的功能。 EDA設計流程邏輯綜合：將Verilog代碼綜合成門級網(wǎng)表，即用AND，OR等門實現(xiàn)的電路。 EDA設計流程形式驗證：驗證目標電路是否和期望中的電路一致。 EDA設計流程靜態(tài)時序分析：分析時序電路是否能夠以期望中的工作頻率工作。比如是否能夠以500MHz工作或者是400MHz。 布局布線：將門級網(wǎng)表映射到物理可實現(xiàn)的版圖。 Relation of F&F(無生產(chǎn)線與代工的關系) 工藝設計文件(PDK，process Design kits) 工藝電路模擬用的器件SPICE參數(shù)版圖設計用的層次定義設計規(guī)則 T、R、C等原件的通孔（via）、焊盤基本結(jié)構(gòu)的版圖與設計工具關聯(lián)的設計規(guī)則檢查（DRC，design rule check）參數(shù)提取（EXTraction）版圖電路圖對照（LVS，layout-Vs-schematic） 數(shù)字電路的質(zhì)量評價集成電路的成本穩(wěn)定性性能功耗和能耗集成電路的成本 NRE (non-recurrent engineering) 非重復性工程成本設計時間和成本，掩膜的生成一次性成本因素 重復性成本硅加工、 包裝、 測試與體積成正比與芯片面積成正比 NRE 成本在增長模具成本單芯片每個晶體管成本收益不合格品可靠性― 數(shù)字集成電路中的噪聲電壓傳輸特性邏輯電平映射至電壓范圍噪聲容限定義再生性再生性可靠性的特點絕對的噪聲容限值是具有欺騙性的一個浮動的節(jié)點比受低阻抗驅(qū)動的節(jié)點更容易受到干擾(在電壓方面)�？垢蓴_度是一個更重要的指標– 抑制噪聲源的能力。關鍵指標:噪聲傳遞函數(shù)、驅(qū)動設備的輸出設備和接收設備的輸入阻抗。扇入和扇出理想的門從前的反相器關鍵性能指標——延遲環(huán)形振蕩器一階RC 網(wǎng)絡功耗能量和能量延遲一階RC 網(wǎng)絡總結(jié)數(shù)字集成電路已經(jīng)走了很長的路，然而仍有一些潛能需要在未來幾十年里發(fā)掘。接下來所面臨一些更有趣的挑戰(zhàn)本書的目的在于使得讀者在所面臨的挑戰(zhàn)上和解決問題的方法上得到一個明確的方向。理解設計指標對掌握數(shù)字設計至關重要成本、可靠性、速率、功率和能量耗散。 集成電路就業(yè)去向從事集成電路的好處 1、目前國內(nèi)外這方面的人都很稀缺 ； 2、與企業(yè)計算等應用軟硬件不同，嵌入式領域人才的工作強度通常低一些 3、收入高，碩士最初的薪水在7k~11k左右。入行5年左右，年薪在歐美企業(yè)可達到15w~30w。從事集成電路的缺點 1、入門起點較高，所用到的技術往往都有一定難度 ； 2、這方面的企業(yè)數(shù)量要遠少于企業(yè)計算類企業(yè) ； 3、大多數(shù)公司不僅對學歷要求，而且還要求有經(jīng)驗； 4、IC企業(yè)大都集中于北上廣等經(jīng)濟最繁華的區(qū)域。工作舉例公司簡介：Synopsys工作地點：上海 工作內(nèi)容：集成電路設計前后端EDA軟件測試，但不僅限于此，也會提供軟件編程等崗位簡歷要求：中英文簡歷各一份年薪：10W 其他內(nèi)容：1、英語cet4以上，面試會有短暫英語口 語交流 2、專業(yè)成績好 集成電路設計需要的知識 ① 系統(tǒng)知識 計算機 / 通信 / 信息 / 控制等學科 ② 電路知識 模擬 / 數(shù)字 / 模數(shù)混合/ RFIC /MMIC ③ 工具知識 操作系統(tǒng)知識：Linux。。。 模擬：Spice/ Cadence。。。 數(shù)字： VHDL /Matlab/。。。 ④ 工藝知識 元器件特性和模型 / 工藝原理和過程 思考題： IC的發(fā)展經(jīng)歷了哪幾代？遵循了什么規(guī)律？什么是foundry，fabless，MPW？試推導 ，并指出當什么情況下，可以降低面積上的指數(shù)sba紅軟基地