這是一個關于eda軟件PPT課件，包括了概述，VHDL設計初步，Quartus II應用向?qū)�，VHDL設計進階，VHDL結(jié)構(gòu)與要素，VHDL基本語句等內(nèi)容。EDA技術實用教程 ——VHDL版信息技術學院 通信工程系課程相關考核方式：考查 課程類型：專業(yè)選修課（任選）課程教學學時總學時數(shù)：40學時學時分配：課堂講授32學時；實驗課8學時考試方式課堂平時（出勤）10% 考試（閉卷）60% 實驗（報告）30% 課堂要求紀律不遲到，不早退作業(yè)提問課程相關基本教材： 潘松、黃繼業(yè)，EDA技術實用教程——VHDL，科學出版社，2010 目的要求本課程是通信類專業(yè)的一門很有實用性的技術課程。本課程旨在使學生了解以硬件描述語言為基礎的數(shù)字系統(tǒng)設計的基本方法，熟悉現(xiàn)代數(shù)字系統(tǒng)的設計工具，通過教學使學生掌握數(shù)字系統(tǒng)自上而下的設計方法，通過對多個電子系統(tǒng)實例的學習和設計，使學生能夠獨立進行中等難度數(shù)字系統(tǒng)的設計，為進行應用系統(tǒng)設計和解決實際問題打下基礎重點難點 VHDL程序的基本結(jié)構(gòu)，利用VHDL進行程序設計，邏輯電路時序設計，現(xiàn)代電子系統(tǒng)設計方法，EDA軟件的熟練使用。第1章 概述 1.1 EDA技術及其發(fā)展 1.EDA概念 EDA（Electronic Design Automation）在EDA工具軟件平臺上，對硬件描述語言HDL（Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設計文件，自動完成邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真測試等功能，實現(xiàn)電子線路系統(tǒng)功能。第1章 概述 1.1 EDA技術及其發(fā)展，歡迎點擊下載eda軟件PPT課件。

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EDA技術實用教程 ——VHDL版信息技術學院 通信工程系課程相關考核方式：考查 課程類型：專業(yè)選修課（任選）課程教學學時總學時數(shù)：40學時學時分配：課堂講授32學時；實驗課8學時考試方式課堂平時（出勤）10% 考試（閉卷）60% 實驗（報告）30% 課堂要求紀律不遲到，不早退作業(yè)提問課程相關基本教材： 潘松、黃繼業(yè)，EDA技術實用教程——VHDL，科學出版社，2010 目的要求本課程是通信類專業(yè)的一門很有實用性的技術課程。本課程旨在使學生了解以硬件描述語言為基礎的數(shù)字系統(tǒng)設計的基本方法，熟悉現(xiàn)代數(shù)字系統(tǒng)的設計工具，通過教學使學生掌握數(shù)字系統(tǒng)自上而下的設計方法，通過對多個電子系統(tǒng)實例的學習和設計，使學生能夠獨立進行中等難度數(shù)字系統(tǒng)的設計，為進行應用系統(tǒng)設計和解決實際問題打下基礎重點難點 VHDL程序的基本結(jié)構(gòu)，利用VHDL進行程序設計，邏輯電路時序設計，現(xiàn)代電子系統(tǒng)設計方法，EDA軟件的熟練使用。第1章 概述 1.1 EDA技術及其發(fā)展 1.EDA概念 EDA（Electronic Design Automation）在EDA工具軟件平臺上，對硬件描述語言HDL（Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設計文件，自動完成邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真測試等功能，實現(xiàn)電子線路系統(tǒng)功能。第1章 概述 1.1 EDA技術及其發(fā)展 1.EDA概念簡單來說，用硬件描述語言HDL和EDA軟件完成對硬件功能的實現(xiàn) 第1章 概述 1.1 EDA技術及其發(fā)展 2. EDA發(fā)展階段 20世紀70年代：CAD(計算機輔助設計)，計算機代替手工 20世紀80年代：CAE(計算機輔助工程)，出現(xiàn)FPGA 20世紀90年代：EDA(電子設計自動化)，標準硬件描述語言HDL成熟 21世紀自主知識產(chǎn)權IP成為可能 EDA軟件不斷推出更大規(guī)模的FPGA和CPLD器件不斷推出 …… 第1章 概述 1.2 EDA技術實現(xiàn)目標最終目標：完成專用集成電路ASIC和印制電路板PCB的設計 1.專用集成電路ASIC 可編程邏輯器件FPGA&CPLD：直接面向用戶，靈活性半制定或全制定ASIC：用戶提要求，廠家設計生產(chǎn)，出廠后用戶不可更改門陣列ASIC 標準單元ASIC 全定制ASIC 混合ASIC：即面向用戶可編程功能，又含有硬件標準單元模塊 2.印制電路板PCB 第1章 概述 1.3 硬件描述語言HDL ※ 常用HDL：VHDL， Verilog HDL， System Verilog， System C VHDL（主流） 1983年，美國國防部創(chuàng)建 1987年，IEEE發(fā)布第一個標準IEEE1076 1993年，IEEE發(fā)布IEEE1076-1993標準硬件描述語言的業(yè)界標準之一相對于Verilog優(yōu)勢語法較嚴謹有很好的行為級描述能力和一定的系統(tǒng)描述能力相對于Verilog不足代碼冗長對數(shù)據(jù)類型匹配嚴格對底層描述級別不支持 第1章 概述 1.3 硬件描述語言HDL（續(xù)） Verilog HDL （主流） 1983年創(chuàng)建 1995年，IEEE制定第一個標準，Verilog 1.0 2001年，IEEE制定第二個標準，Verilog 2.0 System Verilog 基于Verilog－2001 System C C++語言的硬件描述擴展 第1章 概述 1.4 HDL綜合 1. 綜合的概念將用行為和功能層次表達的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配過程 2. 綜合的過程自然語言綜合：自然語言轉(zhuǎn)換到Verilog HDL語言算法表述行為綜合：從算法表述轉(zhuǎn)換到寄存器傳輸級表述邏輯綜合：從RTL級表述轉(zhuǎn)換到邏輯門的表述結(jié)構(gòu)綜合：從邏輯門表述轉(zhuǎn)換到版圖級表述，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件 第1章 概述 1.4 HDL綜合編譯器與綜合的比較 第1章 概述 1.5 基于HDL的自頂向下的設計方法傳統(tǒng)的電子設計技術手工設計自底向上低效、低可靠性、成本高昂現(xiàn)代電子設計技術自動設計基于EDA技術自頂向下設計 第1章 概述 1.5基于HDL的自頂向下的設計階段 第1章 概述 1.6 EDA技術的優(yōu)勢大大降低設計成本，縮短設計周期各類庫的支持簡化了設計文檔的管理設計者擁有完全的自主權設計語言標準化，設計成果通用性最大優(yōu)勢——自頂而上設計方案充分利用計算機的自動設計能力 第1章 概述 1.7 EDA設計流程 ※ 1.7.1 設計輸入（原理圖/HDL文本編輯） 1. 圖形輸入原理圖輸入：在EDA軟件圖形編輯界面上繪制完成特定功能的電路原理圖狀態(tài)圖輸入：在EDA軟件狀態(tài)編輯界面上繪制狀態(tài)圖波形圖輸入：根據(jù)輸入和輸出的時序波形圖 2. HDL文本輸入：最基本、最有效和最通用的輸入方法 1.7.2 綜合在EDA平臺編輯輸入HDL文本、原理圖或狀態(tài)圖描述，依據(jù)給定的硬件結(jié)構(gòu)，進行編譯、轉(zhuǎn)化，最終獲得門級電路甚至更低層的電路描述網(wǎng)表文件。第1章 概述 1.7 EDA設計流程 ※ 1.7.3 適配功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，使之產(chǎn)生最終的下載文件。 1.7.4 時序仿真和功能仿真時序仿真接近真實器件仿真，包含器件硬件特性參數(shù)，仿真度高功能仿真直接對邏輯功能進行測試，是否滿足設計要求，不涉及具體器件的硬件特性 1.7.5 編程下載將適配生成的下載或配置文件，通過編輯器向FPGA或CPLD下載，進行硬件調(diào)試和驗證 1.7.6 硬件測試將載入設計文件的硬件系統(tǒng)進行統(tǒng)一測試，最終驗證，改進設計 第1章 概述 1.7 EDA設計流程 第1章 概述 1.9 常用EDA工具設計輸入編輯器設計輸入編輯器可以接受不同的設計輸入表達方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及HDL文本輸入方式。由于HDL的輸入方式是文本格式，所以它的輸入要比原理圖輸入簡單得多，用普通的文本編輯器即可完成。 HDL綜合器 HDL綜合器把可綜合的Verilog/HDL語言轉(zhuǎn)化成硬件電路網(wǎng)表時，一般要經(jīng)過兩個步驟：第一步是HDL綜合器對Verilog/HDL進行分析處理，并將其轉(zhuǎn)成相應的電路結(jié)構(gòu)或模塊；第二步是對實際實現(xiàn)的目標器件的結(jié)構(gòu)進行優(yōu)化。 第1章 概述 1.9 常用EDA工具仿真器（1）按仿真器對設計語言不同的處理方式分類，可分為編譯型仿真器和解釋型仿真器（2）按處理的硬件描述語言類型，HDL仿真器可分為VHDL仿真器、Verilog HDL仿真器、Mixed HDL仿真器和其他HDL仿真器。（3）按仿真電路描述級別不同，可分為系統(tǒng)級仿真、行為級仿真、RTL級仿真和門級時序仿真。（4）按仿真是否考慮硬件延時分類，可分為功能仿真和時序仿真。適配器適配器的任務是完成目標系統(tǒng)在器件上的布局布線。下載器下載器的功能是把設計下載到對應的實際器件，實現(xiàn)硬件設計。第1章 概述 1.10Quartus II 目前比較流行的數(shù)字系統(tǒng)EDA軟件工具 Altera公司的MAX plusⅡ和QuartusII Quartus II是Alter提供的FPGA/CPLD開發(fā)集成環(huán)境 Alter 是世界上最大的可編程邏輯器件供應商之一； Quartus II在21世紀初推出，是MAX+plus II的更新?lián)Q代產(chǎn)品； Quartus II設計工具完全支持Verilog/VHDL的設計流程，內(nèi)部嵌有Verilog/VHDL邏輯綜合器，Quartus II具備仿真功能，Quartus II包括模塊化的編譯器 Lattice公司的isp EXPERT Xilinx公司的Foundation和ISE 第1章 概述 1.10Quartus II 第1章 概述補充知識： Max+plusⅡ是Altera公司上一代的PLD開發(fā)軟件，提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應商之一。 Max+plusⅡ界面友好，使用便捷，被譽為業(yè)界最易用易學的EDA軟件。在Max+plusⅡ上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關的設計環(huán)境，是設計者能方便地進行設計輸入、快速處理和器件編程。目前Altera已經(jīng)停止開發(fā)MaxplusII，而轉(zhuǎn)向QuartusII軟件平臺 第1章 概述 1.12 EDA技術發(fā)展趨勢在一個芯片上完成系統(tǒng)級的集成已成為可能�？删幊踢壿嬈骷�開始進入傳統(tǒng)的ASIC市場。 EDA工具和IP核應用更為廣泛。高性能的EDA工具得到長足的發(fā)展，其自動化和智能化程度不斷提高，為嵌入式系統(tǒng)設計提供了功能強大的開發(fā)環(huán)境。計算機硬件平臺性能大幅度提高，為復雜的SOC設計提供了物理基礎。 第3章 VHDL設計初步 3.1 組合電路的VHDL描述 3.1.1 2選1多路選擇器及其VHDL描述1 3.1 組合電路的VHDL描述 3.1.1 2選1多路選擇器及其VHDL描述1 3.1 組合電路的VHDL描述 3.1.1 2選1多路選擇器及其VHDL描述1 3.1 組合電路的VHDL描述 3.1.1 2選1多路選擇器及其VHDL描述1 1.實體表達端口構(gòu)成端口類型端口信號屬性 3.1 組合電路的VHDL描述 3.1.1 2選1多路選擇器及其VHDL描述1 2. 實體名是標識符，由設計者定，最好根據(jù)電路功能不應用數(shù)字或中文定義不應用與EDA軟件工具庫中定義好的元件名不能用數(shù)字起頭 3.端口語句和端口信號號用端口語句PORT()引導結(jié)尾加分號; 3.1 組合電路的VHDL描述 3.1.1 2選1多路選擇器及其VHDL描述1 4.端口模式 IN:輸入端口，單向只讀 OUT：輸出端口，單向輸出 INOUT：雙向端口，輸入輸出 BUFFER：緩沖端口，允許反饋(使用較少) 5.數(shù)據(jù)類型 INTEGER類型 BOOLEAN類型 STD_LOGIC類型 BIT類型：‘1’和‘0’ 3.1 組合電路的VHDL描述 3.1.1 2選1多路選擇器及其VHDL描述1 6.結(jié)構(gòu)體表達說明語句說明和定義數(shù)據(jù)對象、數(shù)據(jù)類型、元件調(diào)用聲明并非必需功能描述語句必需 3.1 組合電路的VHDL描述 3.1.1 2選1多路選擇器及其VHDL描述1 7.賦值符號和數(shù)據(jù)比較符號賦值符號”<＝”兩邊信號類型必須一致數(shù)據(jù)比較符號“＝”輸出結(jié)果是布爾數(shù)據(jù)類型，取值分別為TRUE真和FALSE偽 8. WHEN_ELSE條件信號賦值語句第一個句子具有最高賦值優(yōu)先級 3.1 組合電路的VHDL描述 3.1.1 2選1多路選擇器及其VHDL描述1 9.關鍵詞 VHDL中預定義的有特殊含義的詞語不能用來作標識符關鍵字敏感（特定顏色）大小寫不敏感 10.標識符用戶自定義不分大小寫 3.1 組合電路的VHDL描述 3.1.1 2選1多路選擇器及其VHDL描述1 11.規(guī)范的程序書寫格式最頂層ENTITY_END ENTITY實體描述語句在最左側(cè)低一層次描述語句向右靠一個TAB鍵同一語句關鍵詞要對齊 12.文件取名和存盤由設計者給定，但文件后綴擴展名“.vhd” 建議文件名與模塊名一致大小寫不敏感不要存在根目錄和桌面上 3.1 組合電路的VHDL描述 3.1.2 2選1多路選擇器及其VHDL描述2 3.1 組合電路的VHDL描述 3.1.2 2選1多路選擇器及其VHDL描述2 1.邏輯操作符 3.1 組合電路的VHDL描述 3.1.2 2選1多路選擇器及其VHDL描述2 2.標準邏輯位數(shù)據(jù)類型STD_LOGIC BIT數(shù)據(jù)類型 STD_LOGIC數(shù)據(jù)類型 3.1 組合電路的VHDL描述 3.1.2 2選1多路選擇器及其VHDL描述2 3.設計庫和標準程序包 4.信號定義和數(shù)據(jù)對象信號定義內(nèi)部節(jié)點信號，暫存數(shù)據(jù)節(jié)點，不必定義端口數(shù)據(jù)對象信號SIGNAL 變量VARIABLE 常量CONSTANT 3.1 組合電路的VHDL描述 3.1.3 2選1多路選擇器及其VHDL描述3 3.1 組合電路的VHDL描述 3.1.3 2選1多路選擇器及其VHDL描述3 1.條件語句 IF_THEN_ELSE IF語句必須以EDN_IF結(jié)束判別表達式可以是一個值，也可以是運算表達式 2.進程語句和順序語句 PROCESS引導的語句是進程語句進程敏感信號表進程語句依賴敏感信號的變化所有進程語句是并行語句，任何一個進程語句屬于順序語句 3.1 組合電路的VHDL描述 3.1.4 半加器及其VHDL描述 3.1 組合電路的VHDL描述 3.1.4半加器及其VHDL描述 3.1 組合電路的VHDL描述 3.1.4半加器及其VHDL描述 3.1 組合電路的VHDL描述 3.1.4半加器及其VHDL描述 1. CASE語句 3.1 組合電路的VHDL描述 3.1.4半加器及其VHDL描述 1. CASE語句 WHEN條件句中的選擇值或標識符所代表的值必須在CASE《表達式》的取值范圍內(nèi)，且數(shù)據(jù)類型必須匹配除非所有條件名的選擇值能完整覆蓋CASE語句中表達式的取值，否則最末一個條件名的選擇必須加上最后一句“WHEN OTHERS=><順序語句>” CASE選擇值只能出現(xiàn)一次，不允許有相同選擇值的條件語句出現(xiàn) CASE語句執(zhí)行中必須選中，且只能選擇中所列條件語句中的一條 3.1 組合電路的VHDL描述 3.1.4半加器及其VHDL描述 2. 標準邏輯矢量數(shù)據(jù)類型 STD_LOGIC_VECTOR定義為標準一維矢量數(shù)組，數(shù)組中每一個元素的數(shù)據(jù)類型都是標準邏輯位STD_LOGIC STD_LOGIC_VECTOR可表達電路中并列的多通道端口或節(jié)點，或者總線BUS STD_LOGIC_VECTOR，必須注明數(shù)組寬度，即位寬 3.并置操作符& 操作符&表示將操作數(shù)或數(shù)組合并起來形成新的數(shù)組矢量 3.1 組合電路的VHDL描述 3.1.5 1位二進制全加器及其VHDL描述 1位全加器由兩個半加器和一個或門連接而成為了連接底層元件形成更高層次的電路設計結(jié)構(gòu)，文件使用例化語句元件例化是VHDL設計實體構(gòu)成自上而下層次化設計的一個重要途徑 3.1 組合電路的VHDL描述 3.1.5 1位二進制全加器及其VHDL描述或門邏輯描述 3.1 組合電路的VHDL描述 3.1.5 1位二進制全加器及其VHDL描述 3.1 組合電路的VHDL描述 3.1.6 VHDL例化語句第一部分：元件定義語句將一個現(xiàn)成的設計實體定義為一個元件語句的功能是對待調(diào)用的元件作出調(diào)用聲明端口名表需要列出該元件對外通信的各端口名元件定義語句必須放在結(jié)構(gòu)體的ARCHITECTURE和BEGIN之間 3.1 組合電路的VHDL描述 3.1.6 VHDL例化語句第二部分：此元件與當前設計實體中元件間及端口的連接說明元件名為待調(diào)用的VHDL設計實體的實體名 PORT MAP：端口映射，端口連接端口名：元件定義語句中端口名表中已定義好的元件端口名連接端口名：頂層系統(tǒng)的端口名 3.2 基本時序電路的VHDL描述 3.2.1 D觸發(fā)器的VHDL描述 最簡單、最常用、最具有代表性的時序電路——D觸發(fā)器，是現(xiàn)代數(shù)字系統(tǒng)設計的最基本的底層時序單元 JK和T觸發(fā)器是由D觸發(fā)器構(gòu)建而來 3.2 基本時序電路的VHDL描述 3.2.1 D觸發(fā)器的VHDL描述 1. 上升沿檢測表達式和信號屬性函數(shù)EVENT 關鍵詞EVENT是信號屬性函數(shù)，包含在STD_LOGIC_1164程序包中信號屬性函數(shù)：用來獲得信號行為信息的函數(shù)測定某信號的跳變情況 發(fā)生事件：信號在數(shù)據(jù)類型的取值范圍內(nèi)發(fā)生變化，從一種取值轉(zhuǎn)變到另一種取值 3.2 基本時序電路的VHDL描述 3.2.1 D觸發(fā)器的VHDL描述 2. 不完整條件語句與時序電路時鐘信號CLK上升沿出現(xiàn)的情況更新Q1值 CLK沒有發(fā)生變化，不滿足IF語句條件 Q1值保持不變，存儲功能 ※完整條件語句構(gòu)成組合邏輯電路 ※不完整條件語句產(chǎn)生時序電路 3.2 基本時序電路的VHDL描述 3.2 基本時序電路的VHDL描述 3.2 基本時序電路的VHDL描述 3.2.2 VHDL實現(xiàn)時序電路的不同表述 上升沿跳變 ‘LAST_VALUE’也屬于信號屬性函數(shù)，表示最近一次事件發(fā)生前的值 3.2 基本時序電路的VHDL描述 3.2.2 VHDL實現(xiàn)時序電路的不同表述 上升沿跳變 rising_edge()是VHDL在IEEE庫中標準程序包STD_LOGIC_1164內(nèi)預定義函數(shù) 3.2 基本時序電路的VHDL描述 3.2.2 VHDL實現(xiàn)時序電路的不同表述 下降沿跳變 CLK=‘0’ AND CLK`LAST_VALUE=‘1’ falling_edge() CLK`EVENT AND(CLK=‘0’) wait until語句不必列出敏感信號 3.2 基本時序電路的VHDL描述 3.2.2 VHDL實現(xiàn)時序電路的不同表述 上升沿跳變 3.2 基本時序電路的VHDL描述 3.2.2 VHDL實現(xiàn)時序電路的不同表述 電平觸發(fā)寄存器當CLK處于高電平時，輸出Q隨D的變化而變化 CLK在低電平時Q保持數(shù)據(jù)不變 3.2 基本時序電路的VHDL描述 3.2.3 異步時序電路設計 多個進程語句構(gòu)成沒有單一主控時鐘的時序電路，或不隨主控制時鐘同步變化應用范圍小 3.3 計數(shù)器的VHDL設計 3.3 計數(shù)器的VHDL設計 3.3.1 4位二進制加法計數(shù)器設計 輸入端口：計數(shù)時鐘信號CLK，數(shù)據(jù)類型是二進制邏輯位BIT 輸出端口：Q的端口模式BUFFER，數(shù)據(jù)類型定義為整數(shù)類型INTEGER VHDL規(guī)定加減法等算術操作符對應的操作數(shù)的數(shù)據(jù)類型只能是INTEGER（除非使用重載函數(shù)） 3.3 計數(shù)器的VHDL設計 3.3.2 整數(shù)類型 整數(shù)數(shù)據(jù)類型INTEGER的元素包含正整數(shù)、負整數(shù)和零使用整數(shù)時，VHDL綜合器要求必須使用關鍵詞RANGE構(gòu)成句子整數(shù)的表達不加引號，邏輯位或二進制數(shù)據(jù)必須加引號自然數(shù)類型NATURAL是整數(shù)類型的子類型，包含0和正整數(shù)正整數(shù)類型POSITIVE是整數(shù)類型的子類型，比NATURAL少一個0 INTEGER，NATURAL，POSITIVE定義在VHDL標準程序包STANDARD中 3.3 計數(shù)器的VHDL設計 3.3.3 計數(shù)器的其他VHDL表達方式 3.3 計數(shù)器的VHDL設計 3.3.3 計數(shù)器的其他VHDL表達方式 運算符重載，賦予新的數(shù)據(jù)類型操作功能，允許不同數(shù)據(jù)類型間用此運算符進行運算 VHDL的IEEE庫的STD_LOGIC_UNSIGNED程序包預定的操作符：加，減，乘，等于，大于等于，小于等于，大于，小于，不等于(/=)，邏輯與等 3.3 計數(shù)器的VHDL設計 3.3.3 計數(shù)器的其他VHDL表達方式完成加1操作的純組合電路加法器 4位邊沿觸發(fā)方式鎖存器，純時序電路 3.3 計數(shù)器的VHDL設計 3.3.3 計數(shù)器的其他VHDL表達方式 Q數(shù)據(jù)格式是十六進制 ，是Q(3)， Q(2)， Q(1)， Q(0)，如十六進制數(shù)值A，即為1010 3.4 實用計數(shù)器的VHDL設計 3.4 實用計數(shù)器的VHDL設計 3.4 實用計數(shù)器的VHDL設計 1. 十進制計數(shù)器相關語法數(shù)據(jù)對象變量VARIABLE 變量VARIABLE賦值符號“：=” 功能主要用于數(shù)據(jù)的暫存信號SIGNAL 信號SIGNAL賦值符號“<=” 常量CONSTANT 3.4 實用計數(shù)器的VHDL設計 2. 程序分析進程語句包含兩個獨立的IF語句第一個IF語句是非完整條件語句，產(chǎn)生計數(shù)器的時序電路第二個IF語句產(chǎn)生一個純組合邏輯的多路選擇器電路中包含小于比較器，等于比較器，加1器，4位鎖存器，2選1多路選擇器 3.4 實用計數(shù)器的VHDL設計 2. 程序分析計數(shù)使能EN為高電平時允許計數(shù)，RST低電平時計數(shù)器被清零加哉信號LOAD是同步加載信號，在CLK上升沿處，將5加載于計數(shù)器，由5計數(shù)到9，出現(xiàn)第一個進位脈沖計數(shù)從7到8有毛刺信號，7（0111）到8（1000）邏輯變化最大，每一位都發(fā)生變化 3.4 實用計數(shù)器的VHDL設計 3. 時序模塊中的同步控制信號和異步控制信號的構(gòu)建 時序模塊一些必需的控制信號：復位、使能、加載等異步控制信號：放在時鐘邊沿測試條件語句以外的控制信號同步控制信號：放在時鐘邊沿測試條件語句以內(nèi)的控制信號 4. 另一種描述方式兩個獨立IF語句分別用兩個獨立的進程語句表達時序進程組合進程 第4章 Quartus II應用向?qū)?4.1 基本設計流程 4.1.1 建立工作庫文件夾和編輯設計文件 ⑴ 新建一個文件夾不同設計項目最好放在不同文件夾中同一工程的所有文件必須放在同一文件夾不要將文件夾設在計算機已有安裝目錄中不要建立在桌面上不要將其直接放在安裝目錄中文件夾名不要用中文文件夾名不要用數(shù)字 4.1 基本設計流程 4.1.1 建立工作庫文件夾和編輯設計文件 ⑵ 輸入源程序 File->New Design Files選擇VHDL File 4.1 基本設計流程 ⑶ 文件存盤 File->Save as 存盤文件名應該與實體名一致 4.1 基本設計流程 4.1.2 創(chuàng)建工程 ⑴ 打開并建立新工程管理窗口 File->New Project Wizard 第一行：工程所在工作庫文件夾第二行：工程的工程名第三行：當前工程頂層文件的實體名 4.1 基本設計流程 4.1.2 創(chuàng)建工程 ⑵ 將設計文件加入工程中 單擊Add All按鈕單擊Add按鈕 4.1 基本設計流程 4.1.2 創(chuàng)建工程 ⑶ 選擇目標芯片 Device Family，選擇Cyclone III系列具體芯片EP3C5E144C8 4.1 基本設計流程 4.1.2 創(chuàng)建工程 ⑷ 工具設置 EDA Tool Settings EDA design entry/synthesis tool選擇輸入HDL類型和綜合工具 EDA simulation tool仿真工具 EDA timing analysis tool時序分析工具如果都不做選擇，表示僅選擇Quartus II自含的所有EDA設計工具 ⑸ 結(jié)束設置 4.1 基本設計流程 4.1.3 編譯前設置 ⑴ 選擇FPGA目標芯片 Assignments->Settings命令， 選擇Category下的Device，選擇目標芯片EP3C5E144C8 ⑵ 選擇配置器件的工作方式單擊Device and Pin Options，選擇General，在options選擇Auto-restart configuration after error復選框，F(xiàn)PGA配置失敗后能自動重新配置 4.1 基本設計流程 4.1.3 編譯前設置 ⑶ 選擇配置器件和編程方式 Generate compressed bitstreams復選框選中配置器件EPCS4，配置模式Active Serial 4.1 基本設計流程 4.1.3 編譯前設置 ⑷ 選擇目標器件引腳端口狀態(tài)雙目標端口Dual-Purpose Pins，nCE0”Use as programming pin”改為”Use as regular I/O” ⑸ 選擇確認VHDL語言版本 Analysis& Synthesis Settings下的VHDL Input項，選擇VHDL-1993 4.1 基本設計流程 4.1.4 全程編譯 Processing->Start Compilation 如顯示錯誤，可雙擊，彈出對應層次VHDL文件，改錯后再次編譯直至排除所有錯誤發(fā)現(xiàn)多條錯誤，只需要檢查和糾正最上面報出錯誤即可 4.1 基本設計流程 4.1.5 時序仿真 ⑴ 打開波形編輯器 File->New，選擇Vector Waveform File 4.1 基本設計流程 4.1.5 時序仿真 ⑵ 設置仿真時間區(qū)域 Edit->End Time 通常設置時間范圍在數(shù)十微秒間 ⑶ 波形文件存盤 4.1 基本設計流程 4.1.5 時序仿真 ⑷ 將工程的端口信號節(jié)點選入波形編輯器中 View->Utility Windows->Node Finder 4.1 基本設計流程 4.1.5 時序仿真 ⑷ 將工程的端口信號節(jié)點選入波形編輯器中 Filter下拉列表框選”Pins:all” 將端口節(jié)點拖到波形編輯窗口中仿真橫坐標在數(shù)十微秒數(shù)量級 4.1 基本設計流程 4.1.5 時序仿真 ⑸ 編輯輸入波形(輸入激勵信號) 單擊時鐘信號CLK，使之變成藍色條，單擊左列時鐘設置鍵，時鐘周期1微秒，占空比50 其它EN，LOAD，RST的波形 4.1 基本設計流程 4.1.5 時序仿真 ⑹ 總線數(shù)據(jù)格式設置和參數(shù)設置 4.1 基本設計流程 4.1.5 時序仿真 ⑹ 總線數(shù)據(jù)格式設置和參數(shù)設置 4.1 基本設計流程 4.1.5 時序仿真 ⑹ 總線數(shù)據(jù)格式設置和參數(shù)設置 4.1 基本設計流程 4.1.5 時序仿真 ⑺ 仿真器參數(shù)設置 Assignment->Settings Category->Simulator Settings Simulation mode，選擇Timing 選擇仿真激勵文件CNT10.vwf 選中“Run simulation until all vector stimuli are used” 4.1 基本設計流程 4.1.5 時序仿真 ⑻ 啟動仿真器 Processing->Start Simulation ⑼ 觀察仿真結(jié)果 4.1 基本設計流程 4.1.5 時序仿真 ⑻ 啟動仿真器 Processing->Start Simulation ⑼ 觀察仿真結(jié)果 4.1 基本設計流程 4.1.6 應用RTL電路圖觀察器 硬件描述語言HDL－〉RTL電路圖 Tools->Netlist Viewers 4.2 引腳設置與硬件驗證 4.2 引腳設置與硬件驗證 4.2 引腳設置與硬件驗證 4.2.1 引腳鎖定（1）打開CNT10工程（2）選擇Assignments->Assignment Editor 命令，在Category 選擇Locations （3）雙擊TO欄中new，選擇Node Finder，單擊List按鈕，雙擊左欄需信號名如果直接用鍵作為時鐘CLK，按下鍵輸出0，不按鍵輸出1 4.2 引腳設置與硬件驗證 4.2 引腳設置與硬件驗證 4.2 引腳設置與硬件驗證 4.2.2 編譯文件下載（1）打開編程窗和配置文件將適配板上的JTAG口和USB或并口通信線連接好，打開電源在工程管理窗口選擇Tools->Programmer命令，彈出編程窗口。 Mode下拉列表有四種編程模式 JTAG(默認)， Passive Serial， Active Serial Programming和In-Socket Programming 4.2 引腳設置與硬件驗證 4.2.2 編譯文件下載（2）設置編程器單擊Hardware Setup，彈出下載接口方式雙擊USB-Blaster(或ByteBlasterMV)，關閉對話框如Currently selected hardware右側(cè)顯示No Hardware，必須加入下載方式，單擊Add Hardware 4.2 引腳設置與硬件驗證 4.2.2 編譯文件下載（2）設置編程器設定好下載模式，先刪去SOF文件，單擊Auto Detect按鈕。測出板上FPGA型號。 4.2 引腳設置與硬件驗證 4.2.2 編譯文件下載（2）設置編程器向FPGA下載SOF文件前，選擇打勾Program/Configure項。單擊下載Start按鈕，對目標器件FPGA配置下載操作當Progress顯示100%以及在底部出現(xiàn)Configuration Succeeded時，編程成功。（3）硬件測試 4.5 原理圖輸入設計方法 4.5.1 層次化設計流程 1. 為本項工程設計建立文件夾文件夾名adder，路徑d:\adder 2. 建立原理圖文件工程和仿真 (1)打開原理圖編輯窗 File->New， 選擇Block Diagram/Schematic File 4.5 原理圖輸入設計方法 4.5.1 層次化設計流程 2. 建立原理圖文件工程和仿真 (2)建立初始原理圖編輯窗口任意位置右擊，Insert->Symbol 或雙擊原理圖編輯窗口 4.5 原理圖輸入設計方法 4.5.1 層次化設計流程 2. 建立原理圖文件工程和仿真 (2)建立初始原理圖左下Name欄鍵入輸入引腳符號input 單擊Symbol窗口OK按鈕將元件調(diào)入原理圖編輯窗口 4.5 原理圖輸入設計方法 4.5.1 層次化設計流程 2. 建立原理圖文件工程和仿真 (3)原理圖文件存盤 File->Save As 文件存于d:\adder 文件名h_adder.bdf (4)建立原理圖文件為頂層設計的工程將h_adder.bdf設定為工程 4.5 原理圖輸入設計方法 4.5.1 層次化設計流程 2. 建立原理圖文件工程和仿真 (5)繪制半加器原理圖原理圖編輯窗口，在name調(diào)入元件名and2，not，xnor和輸出引腳output，單擊拖動，連接好電路引腳PIN NAME雙擊，鍵入引腳名:a，b，co，so 4.5 原理圖輸入設計方法 4.5.1 層次化設計流程 2. 建立原理圖文件工程和仿真 (6)仿真測試半加器全程編譯仿真測試 4.5 原理圖輸入設計方法 4.5.1 層次化設計流程 3. 將設計項目設置成可調(diào)用的元件在半加器原理圖文件h_adder.bdf處于打開的情況，選擇File->Create/Update->Create Symbol Files for Current File 4.5 原理圖輸入設計方法 4.5.1 層次化設計流程 4. 設計全加器頂層文件 (1)打開原理圖編輯窗 File->New， 選擇Block Diagram/Schematic File （2）建立工程（3）存盤，文件名f_adder.bdf 4.5 原理圖輸入設計方法 4.5 原理圖輸入設計方法 4.5 原理圖輸入設計方法 第5章 VHDL設計進階 5.1 數(shù) 據(jù) 對 象 5.1.1 常數(shù)全局性：恒定不變，一旦定義，不再改變一般表述： 例子 要求常量數(shù)據(jù)類型必須與表達式的數(shù)據(jù)類型一致 5.1 數(shù) 據(jù) 對 象 5.1.2 變量局部量，只能在進程和子程序中使用定義變量的表述方式 變量賦值的表述方式 變量賦值符號“：＝” 表達式必須與目標變量名具有相同的數(shù)據(jù)類型表達式可以是數(shù)值，也可以是運算表達式 5.1 數(shù) 據(jù) 對 象 5.1.3 信號描述硬件系統(tǒng)的基本數(shù)據(jù)對象定義格式 初始值不是必需全局性特征使用范圍：實體，結(jié)構(gòu)體和程序包，進程中只能將信號列入敏感表，不能將變量列入敏感表信號賦值語句表達式 5.1 數(shù) 據(jù) 對 象 5.1 數(shù) 據(jù) 對 象 5.1 數(shù) 據(jù) 對 象 5.1 數(shù) 據(jù) 對 象 5.1 數(shù) 據(jù) 對 象 5.1 數(shù) 據(jù) 對 象 5.1 數(shù) 據(jù) 對 象 5.1 數(shù) 據(jù) 對 象 5.1 數(shù) 據(jù) 對 象 5.2 VHDL設計實例及其語法內(nèi)涵 5.2.1 含同步并行預置功能的8位移位寄存器設計 5.2 VHDL設計實例及其語法內(nèi)涵 5.2.1 含同步并行預置功能的8位移位寄存器設計信號端口： CLK:移位時鐘信號 DIN:8位并行預置數(shù)據(jù)端口 LOAD:并行數(shù)據(jù)預置使能信號 QB:串行輸出端口 DOUT:移位并行輸出電路工作原理：當CLK上升沿到來時進程被啟動如果預置使能LOAD為高電平，裝載新數(shù)據(jù) REG 8<＝ DIN 如果LOAD低電平，右移 REG8(6 DOWNTO 0)<= REG8(7 DOWNTO 1) 上一時鐘周期移位寄存器中最低位，向QB輸出 QB<=REG8(0) 5.2 VHDL設計實例及其語法內(nèi)涵 5.2.1 含同步并行預置功能的8位移位寄存器設計注意：串行移空最高位始終由最初并行預置數(shù)的最高位填補 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2 VHDL設計實例及其語法內(nèi)涵 5.2.7 雙邊沿觸發(fā)時序電路設計討論 VHDL不允許對同一信號在時鐘兩個邊沿進行數(shù)據(jù)賦值，無論是同一進程還是不同進程 5.3 順序語句歸納 5.3.1 進程語句格式 每一個PROCESS語句結(jié)構(gòu)可以賦予一個進程標號進程說明部分定義該進程所需的局部數(shù)據(jù)環(huán)境順序描述語句描述該進程的行為進程標號不是必需的，敏感表旁的[IS]也不是必需的 5.3 順序語句歸納 5.3.2 進程結(jié)構(gòu)組成 進程說明部分定義一些局部量，可包括數(shù)據(jù)類型、常數(shù)、變量、屬性、子程序等不允許定義信號順序描述語句信號賦值語句變量賦值語句 進程啟動語句:沒有敏感量時，通過WAIT啟動進程子程序調(diào)用語句：已定義的過程和函數(shù)進行調(diào)用并參與計算順序描述語句：IF，CASE，LOOP 進程跳出語句：NEXT，EXIT 敏感信號參數(shù)表 5.3 順序語句歸納 5.3.3 進程要點 1. PROCESS為一無限循環(huán)語句進程兩種運行狀態(tài)：執(zhí)行狀態(tài)和等待狀態(tài) 2. 進程中的順序語句具有明顯的順序和并行雙重性 同一PROCESS中，10條和1000條語句的執(zhí)行時間一樣 5.3 順序語句歸納 5.3.3 進程要點 3. 進程語句本身是并行語句 5.3 順序語句歸納 5.3.3 進程要點 4. 信號可以是多個進程間的通信線信號具有全局性任何一個進程的說明部分不允許定義信號 5. 一個進程中只允許描述對應于一個時鐘信號的同步時序邏輯 異步時序邏輯或多時鐘同步必須由多個進程表達 5.4 并行賦值語句討論 5.5 IF語句概述四種IF語句第一種：非完整條件語句，產(chǎn)生時序電路 第二種：完整條件語句，產(chǎn)生組合電路 5.5 IF語句概述四種IF語句第三種：多重IF嵌套條件語句，時序、組合、混合 第四種 5.5 IF語句概述 IF語句說明： IF語句至少應有一個條件句條件句可以是一個BOOLEAN類型的標識符，或是判別表達式判斷結(jié)果數(shù)據(jù)類型BOOLEAN，是TRUE或FALSE 5.5 IF語句概述 5.5 IF語句概述 5.5 IF語句概述 EDA技術實用教程第9章 VHDL結(jié)構(gòu)與要素 9.1 實 體 9.1 實 體 9.1 實 體 9.1 實 體 9.1 實 體 9.1 實 體 9.1 實 體 9.1 實 體 9.2 結(jié) 構(gòu) 體 9.2 結(jié) 構(gòu) 體 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.4 VHDL庫 9.4 VHDL庫 9.5 VHDL程序包 9.5 VHDL程序包 9.5 VHDL程序包 9.5 VHDL程序包 9.6 配　置 9.7 VHDL文字規(guī)則 9.7 VHDL文字規(guī)則 9.7 VHDL文字規(guī)則 9.7 VHDL文字規(guī)則 9.8 數(shù) 據(jù) 類 型 9.8 數(shù) 據(jù) 類 型 9.8 數(shù) 據(jù) 類 型 9.8 數(shù) 據(jù) 類 型 9.8 數(shù) 據(jù) 類 型 9.8 數(shù) 據(jù) 類 型 9.8 數(shù) 據(jù) 類 型 9.8 數(shù) 據(jù) 類 型 9.8 數(shù) 據(jù) 類 型 9.8 數(shù) 據(jù) 類 型 9.8 數(shù) 據(jù) 類 型 9.8 數(shù) 據(jù) 類 型 9.8 數(shù) 據(jù) 類 型 9.8 數(shù) 據(jù) 類 型 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 9.9 VHDL操作符 EDA技術實用教程第10章 VHDL基本語句 10.1 順 序 語 句順序語句特點：執(zhí)行順序與書寫順序一致順序語句只能出現(xiàn)在進程和子程序中 VHDL有六類基本順序語句賦值語句流程控制語句等待語句子程序調(diào)用語句返回語句空操作語句 10.1 順 序 語 句 10.1.1 賦值語句功能：將一個值或一個表達式的運算結(jié)果傳遞給某一數(shù)據(jù)對象分類：信號賦值語句、變量賦值語句構(gòu)成：賦值目標、賦值符號（信號、變量）、賦值源賦值目標與賦值源的數(shù)據(jù)類型一致變量賦值與信號賦值區(qū)別：變量賦值——局部特性信號賦值——全局特性 10.1 順 序 語 句 10.1.2 IF語句四種基本IF語句 10.1.3 CASE語句一般表達式 選擇值不同表達方式單個普通數(shù)值數(shù)值選擇范圍并列數(shù)值混合方式 10.1 順 序 語 句 10.1 順 序 語 句 10.1.4 LOOP語句執(zhí)行次數(shù)由設定的循環(huán)參數(shù)決定除了FOR LOOP以外，還有WHILE LOOP 10.1 順 序 語 句 10.1.5 NEXT語句用在LOOP語句執(zhí)行中有條件或無條件的轉(zhuǎn)向控制 第一種：無條件終止當前循環(huán)，回到本次循環(huán)LOOP處，開始下次循環(huán)第二種：多重LOOP語句時，跳轉(zhuǎn)到指定標號的LOOP語句第三種：如果條件表達式值為TRUE，執(zhí)行NEXT語句，否則繼續(xù)向下執(zhí)行 10.1 順 序 語 句 10.1 順 序 語 句 10.1 順 序 語 句 10.1.6 EXIT語句 語句格式三種： 與NEXT語句的區(qū)別 NEXT語句轉(zhuǎn)向LOOP語句起始點 EXIT語句轉(zhuǎn)向LOOP語句的終點 10.1 順 序 語 句 10.1 順 序 語 句 10.1.7 WAIT語句 在進程中，執(zhí)行WAIT語句，運行程序被掛起，直到滿足結(jié)束掛起條件，重新開始執(zhí)行進程四種不同語句格式 第一種：永遠掛起第二種：敏感信號等待語句，敏感信號發(fā)生變化，啟動進程（已列出敏感量的進程中不能使用任何形式WAIT語句） 10.1 順 序 語 句 10.1 順 序 語 句 10.1.7 WAIT語句 四種不同語句格式第三種：條件等待語句滿足條件表達式中所含信號發(fā)生改變滿足信號改變后，滿足WAIT語句所設條件 10.1 順 序 語 句 10.1 順 序 語 句 10.1 順 序 語 句 10.1 順 序 語 句 10.1 順 序 語 句 10.1.7 WAIT語句 四種不同語句格式第四種：超時等待語句時間段內(nèi)，進程掛起超過時間段，進程恢復執(zhí)行 10.1 順 序 語 句 10.1 順 序 語 句 10.1 順 序 語 句 10.1 順 序 語 句 10.1 順 序 語 句 10.1.9 RETURN語句兩種格式 第一種：只能用于過程，不返回任何值第二種：只能用于函數(shù)，必須返回一個值 10.1 順 序 語 句 10.1 順 序 語 句 10.1 順 序 語 句 10.1.10 NULL語句空操作語句格式 不完成任何操作常用于CASE語句，用于排除不用的條件 10.2 VHDL并行語句并行語句在執(zhí)行順序平等，與書寫順序無關并行語句內(nèi)部的語句兩種方式并行執(zhí)行方式順序執(zhí)行方式結(jié)構(gòu)體中可綜合的并行語句有七種 10.2 VHDL并行語句并行語句在結(jié)構(gòu)體中的使用格式 10.2.1 并行信號賦值語句并行信號賦值語句三種形式簡單信號賦值語句條件信號賦值語句選擇信號賦值語句 10.2 VHDL并行語句 10.2.1 并行信號賦值語句 1. 簡單信號賦值語句 賦值目標的數(shù)據(jù)對象必須是信號數(shù)據(jù)類型必須與賦值符號右邊表達式的數(shù)據(jù)類型一致 10.2 VHDL并行語句 10.2.1 并行信號賦值語句 2. 條件信號賦值語句 條件信號賦值語句每一個賦值條件按先后順序測定賦值條件的數(shù)據(jù)類型是布爾量，為真時滿足賦值條件最后一項表達式可以不跟條件子句，表示以上各條件都不滿足時，將表達式賦值給目標信號 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2.1 并行信號賦值語句 3. 選擇信號賦值語句 10.2 VHDL并行語句 10.2.1 并行信號賦值語句 3. 選擇信號賦值語句關鍵詞WITH旁邊的選擇表達式為敏感量選擇表達式值變化 時，啟動此語句對各子句的選擇值進行測試對比發(fā)現(xiàn)滿足條件的子句時，將此子句表達式中的值賦值給目標信號不允許條件重疊現(xiàn)象，不允許存在條件涵蓋不全情況未能覆蓋所有條件選擇，末尾加上WHEN OTHERS 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2.2 塊語句塊語句表達格式 BLOCK前面必須設置塊標號，結(jié)尾END BLOCK標號不是必需 10.2 VHDL并行語句 10.2.2 塊語句接口說明部分，包含PORT，GENERIC，PORT MAP，GENERIC MAP引導的接口說明語句類屬說明部分主要有：USE語句，子程序，數(shù)據(jù)類型，子類型，常數(shù)，信號和元件 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2.3 并行過程調(diào)用語句并行過程調(diào)用語句格式過程名（關聯(lián)參量名） 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2.4 元件例化語句 由兩部分組成元件定義語句元件例化語句 10.2 VHDL并行語句 10.2.4 元件例化語句 由兩部分組成元件定義語句類屬表：列出端口的數(shù)據(jù)類型和參數(shù)端口名表：列出對外通信的各端口名元件例化語句 PORT MAP 端口映射 10.2 VHDL并行語句 10.2.5 生成語句 作用：利用生成語句復制一組完全相同的元件或電路生成語句格式 10.2 VHDL并行語句 10.2.5 生成語句組成部分生成方式：FOR語句或IF語句結(jié)構(gòu)，規(guī)定復制方式說明部分：元件數(shù)據(jù)類型，子程序，數(shù)據(jù)對象并行語句：元件，進程語句，塊語句，并行過程調(diào)用語句，并行賦值語句標號 ：并非必需 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2.6 REPORT語句 VHDL仿真中，REPORT語句報告有關信息的語句，提高可讀性由條件語句的布爾表達式判斷是否給出信息報告格式 REPORT <字符串>； 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2.7 斷言語句 VHDL中斷言語句用于程序調(diào)試斷言語句書寫格式 斷言語句ASSERT的條件表達式是布爾表達式布爾量為真，跳過下兩個子句；布爾量為假，表示出錯報告錯誤信息子句REPORT 由SEVERITY子句根據(jù)出錯情況指出錯誤等級 10.2 VHDL并行語句 10.2 VHDL并行語句 10.2 VHDL并行語句 10.3 屬性描述與定義語句 10.3 屬性描述與定義語句 10.3 屬性描述與定義語句 10.3 屬性描述與定義語句 10.3 屬性描述與定義語句Tli紅軟基地

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